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1.模拟集成电路工艺技术研究进展
作者：付晓君
作者单位：集成电路与微系统全国重点实验室;中国电科芯片技术研究院
关键词：模拟集成电路;制造工艺;SiGe BiCMOS;BCD;RF CMOS
摘 要: 集成电路工艺是芯片制造的关键技术,也是推动芯片性能提升的主要动力。模拟集成电 路作为集成电路的重要组成部分,是电子系统与自然界模拟信息交换的桥梁,具有应用范围广、产 品门类多、工艺耦合度高等特点,因此模拟集成电路工艺技术呈现了高压、高速、高精度或多样化的 器件集成等特征,并结合不同产品需求、不同工艺特征进行综合折中形成独特的工艺发展路径。本 文综述了模拟 集 成 电 路 工 艺 技 术 的 发 展 历 程 及 研 究 进 展,系 统 分 析 了 业 界 主 流 的 互 补 双 极、 BiCMOS、BCD及 RF/混合信号 CMOS工艺的主要特征、技术水平与发展趋势,从而为模拟集成电 路工艺选用和开发提供参考。
0 引 言
集成电路作为现代电子信息产业的支柱,是国 家战略性、基础性和先导性技术。根据结构及功能, 集成电路可划分为模拟集成电路、数字集成电路与 混合集成电路。其中模拟集成电路主要用于处理连 续函数形式模拟信号(如声、光、温度等),是电子系 统与自然界模拟信息实现交互的桥梁。模拟集成电 路产品种类、功能繁多,既包括用于电子设备电源的 管理、监控和分配的电源管理芯片,也包括对模拟信 号进行收发、转换、放大、过滤等处理能力的信号链芯片,广泛应用于通信、工业、汽车、消费电子等领 域,在整个集 成 电 路 市 场 中 所 占 份 额 达 到 15% ~ 20%左右[1]。相较于数字集成电路,模拟集成电路 具有门类品种多、应用范围广、生命周期长、设计工 艺紧耦合等特点。近年来,通信和汽车电子等领域 的高速发展成为模拟集成电路产业的重要驱动力。
集成电路工艺是芯片制造的关键技术,也是推 动芯片性能提升的主要驱动力。与数字集成电路追 求集成度使用先进的 CMOS工艺并在相当长的时 间内紧密随着摩尔定律发展不同,模拟集成电路工 艺的发展并不仅仅依赖于器件特征尺寸的缩小。为 满足模拟集成电路高压、高速、高精度、低功耗等特 定应用需求,其制造工艺往往包 含 了 双 极、CMOS 等多种有源器件以及实现必要模拟功能所需的高性 能无源器件。此外,模拟产品通常需要非常精确规 格的输出信号,这种精度必须依赖于电路设计和制 造工艺之间精确匹配来实现。因此,模拟集成电路 制造工艺多基于成熟制程进行研发,并在其发展过 程中分化出了众多的工艺类型。德州仪器、亚诺德、 英飞凌等知名模拟集成电路公司都基于自身产品开 发了专有的制造工艺,通过IDM 模式加速高端模拟 电路产品研发。
本文综述了硅基模拟集成电路制造工艺技术的 研究 进 展,系 统 分 析 了 业 界 主 流 的 互 补 双 极、 BiCMOS、BCD 及射频/混合信号 CMOS工艺的主 要特征、技术水平与发展趋势。
1 互补双极工艺
双极工艺是最早的集成电路制造工艺,得益于 高速、低噪声及高电流驱动能力等优势,其依然是目 前模拟集成电路的重要特色工艺之一。互补双极工 艺是业界主流的双极工艺细分类型,起源于上世纪 60年代末的贝尔实验室。相比于非互补的 NPN 型 双极工艺,增加互补的高性能 PNP晶体管对于拓宽 电路工作范围、减小电路复杂度、提高驱动能力等方 面有巨大帮助[1-3]。Harris公司在70年代率先将互 补双极工艺推广用于放大器、ADC 等模拟电路制 造,取得了互补双极工艺的第一次商业成功。1986 年前后,国家半导体(现德州仪器)、亚诺德半导体等 许多厂商相继开发出低成本的结隔离互补双极工 艺,进一步推动其成为主流的模拟集成电路工艺技术。
1.1 互补双极工艺关键技术
1) 多晶硅发射极技术
在早期的双极晶体管工艺中,存在着许多性能 折中考虑。多晶硅发射极的引入是双极器件性能提 升的一次重要飞跃[4]。首先,采用多晶硅发射极使 金属接触进一步远离发射结界面,削弱了欧姆接触 层少子复合对电流增益的影响。其次,多晶硅与单 晶硅间存在有几个原子厚度的界面氧化物网络,降 低了基区空穴通过隧穿进入发射区的概率;最后,多 晶硅发射区的杂质分凝在多晶/单晶硅界面形成高 度重掺杂的大晶粒边界,也可以进一步抑制空穴向 发射区的反向注入,从而大幅提高发射效率和电流 增益。因此,多晶硅发射极双极器件中可以采用更 高的基区掺杂浓度以提升其截止频率(fT)、厄利电 压并降低噪声,实现多种性能的同步优化。在制造 工艺上,多晶硅发射极器件的发射区通过多晶硅中 杂质的热扩散过程实现,避免了离子注入导致的界 面、晶格损伤对器件性能的影响。
2) 自对准工艺技术
在自对准工艺中,采用双层多晶硅方法,双极器 件的基极和发射极欧姆接触通过器件表面的拓扑结 构实现自动的相互对准。双多晶自对准(DPSA)器 件的本征基区通过位于场区氧化层之上的多晶硅外 基区实现与金属层的互连,大幅缩小了集电结面积 和寄生电容。由于EB结侧墙(Spacer)结构的存在, 器件的实际发射极条宽可以小于采用的最小光刻尺 寸。结合深槽隔离与选择性掺杂集电区(SIC)技术, 可以在提高器件频率特性的同时获得较高的电流密 度。
3) SOI全介质隔离技术
采用绝缘体上硅(Silicon-On-Insulator,SOI)技 术可以有效降低双极器件集电区与衬底之间的电 容,具 有 低 漏 电、抗 锁 定、抗 辐 射 等 多 种 性 能 优 势[5-6]。同时,SOI工艺大幅降低了体硅工艺中深槽 隔离的槽深,有利于保持既定的沟槽形貌,降低工艺 难度。但介质隔离的工艺复杂度和成本相对较高, 同时介质热导率小于Si材料,不利于器件工作时的 散热,易引起局部过热,从而影响器件和电路工作可 靠性。
1.2 互补双极工艺研究进展
目前,国际主流的IDM 模拟器件厂商均有自主 的特色双极工艺。其中具有代表性的包括德州仪器 的 VIP系列工艺、亚诺德半导体的 XFCB 工艺等。 国内中国电子科技集团公司第二十四研究所也开发了 HC12/HX30特色互补双极工艺,技术指标达到 国际先进水平。
1) VIP系列工艺
VIP系 列 工 艺 指 垂 直 整 合 PNP(Vertically Integrated PNP)互补双极工艺,该系列工艺优异的 特性主要来源于其先进的工艺架构[7]。VIP1、VIP2 以及 VIP3等工艺技术与大部分双极工艺技术一样 均在P型衬底晶圆片上制造,为了将PNP晶体管集 电区与衬底隔离,VIP工艺采用了 N 型隔离埋层工 艺。针对新一代通信设备、视频产品等对高速、低功 耗工艺的需求,开发了采用介质隔离和双多晶自对 准架构的 VIP10 工艺。VIP10 工艺中双极器件有 源区在通过晶圆键合技术制造的 SOI衬底上实现, 通过埋氧层将集电区与衬底隔离。P 型和 N 型的 埋层通过外延生长实现,进一步采用各向异性刻蚀 和填充 形 成 深 槽 隔 离,如 图 1 所 示。 其 NPN 和 PNP晶体管的截止频率分别达到9 GHz和8 GHz, 各项关键参数如表1所示。采用互补介质隔离双极 晶体管的设计,提供了高速放大器所需的最佳特性 组合:宽带宽、低功耗、低电源电压、大输出摆幅、高 输出 电 流 和 低 失 真。 目 前 德 州 仪 器 多 款 LDO (LP2985 系 列 )、高 速 低 功 耗 低 失 真 放 大 器 (LM6171、LM6172系列)等 都 采 用 VIP10 工 艺 制 造,广泛应用于电源管理、信号传输等领域[8-9]。
2) XFCB工艺
XFCB指超 高 速 互 补 双 极 型 工 艺 (Extra Fast Complementary Bipolar),是 亚 诺 德 半 导 体 的 主 要 双极工艺系列。XFCB第一代工艺于1992年推出, 采用了直接晶圆键合SOI及深槽隔离(6 μm)技术, 在高速度 和 低 失 真 特 性 方 面 取 得 了 重 要 突 破,其 PNP管特征频率为2.5 GHz,匹配的 NPN 管截止 频率为4.5 GHz [10]。同时,通过采用单层多晶硅设 计,简化了工艺流程,大幅提升了提高了工艺可制造 性。一套包含有多晶硅发射极 PNP 和 NPN 晶体 管、两层金属布线以及薄膜电阻、电容的完整工艺流 程可通过20层光刻实现。结合高击穿电压(12 V), 高电流增益和高厄利电压等优势,XFCB 技术成为 高性能线性电路的理想选择。在 ADI后续推出的 “XFCB 1.5”工艺中,PNP管和 NPN 管的频率提升 至5 GHz和9 GHz,而在“XFCB 2”工艺中,PNP管 和 NPN 管的截止频率可达9 GHz和16 GHz [11-12]。 ADI的互补双极工艺都提供有JFET,可以支撑高 输入阻抗运算放大器 以及用于数据转换器的采样 保持放大器,在其多型产品中广泛应用,包括低输入 偏置电流运算放大器(AD8033、AD8034 等)、低噪 声 运 算 放 大 器 (AD8003)、 高 速 比 较 器 (ADCMP565),高端数据转换器(AD9042、AD6645) 等。ADI的第四代互补双极工艺(XFCB-3)中,硅双 极晶管被锗硅异质结双极晶体管(SiGe HBT)替代, 通过采用0.35 μm 光刻技术,可提供70 GHz fT 和 130 GHz fmax 性 能。 基 于 该 工 艺,ADI 推 出 了 AD8318对数检波器、ADL5565超高动态范围差分 放大器以及 ADCLK9系列超高速时钟/数据缓冲器 等一系列代表产品。
3) HC12/HX30系列工艺
HC12和 HX30是中国电子科技集团公司第二 十四研究所开发的特色高速双极工艺平台,特征尺 寸均为0.6 μm,采用双多晶自对准器件架构,其中 HC12工艺采用 PN 结隔离加介质隔离的方式,可 使得 PNP和 NPN 晶 体 管 的 特 征 频 率 均 达 到 8.3 GHz以上,耐压可达到 12 V [13]。HX30 工艺采用 全介质隔离的方式,可将晶体管耐压提高至30 V, 同时 PNP、NPN 管的特征频率保持在4 GHz以上。 两者目前均广泛应用于低功耗/混合信号集成电路、 高速放大器和高速驱动器等领域。
1.3 互补双极工艺发展趋势
随着新能源汽车、移动通信等领域的快速发展, 不同应用场景对于模拟集成电路的功能和可靠性提 出了更加多样化的需求。先进的双极工艺正在不断 地通过与 CMOS工艺的整合,形成具有更好的混合 信号处理能力的 BiCMOS工艺,为相关应用提供更 全面的解决方案。此外,SiGe工艺的引入为双极器件设计提供了广泛的自由度,通过基区能带工程调 控,可以实现双极器件的频率、增益、噪声等关键性 能指标的同步优化。
2 BiCMOS工艺
BiCMOS工艺是将双极器件和 CMOS器件集 成在同一块芯片上的工艺,从而兼具了双极器件高 速、高驱动能力和 CMOS器件高集成度、低功耗的 优点,在高速、高性能模拟/数字混合信号集成电路 中具有广泛应用。根据双极器件类型,BiCMOS工 艺可以区分为Si BiCMOS工艺和SiGe BiCMOS工 艺两类。Si作为主流的半导体材料,在产能及价格 方面具有较大优势,Si BiCMOS工艺主要应用于射 频电路中,但由于 BiCMOS中双极器件本身增益较 低,在高频应用中会使得工艺制程更加复杂,因此在 高频 领 域 更 具 优 势 的 SiGe BiCMOS 工 艺 成 为 BiCMOS中更受关注的细分工艺。得益于锗硅异质 结双极晶体管(SiGe HBT)器件结构的不断创新和 工艺技术的逐步成熟,其所能处理的信号频率扩展 到毫米/亚毫米波段。如今,SiGe BiCMOS 工艺已 广泛应用于汽车雷达、高速无线通信、光学数据链路 及超高精度模拟集成电路等领域[8-11]。
2.1 SiGe BiCMOS工艺关键技术
2.1.1 SiGe HBT 工艺实现
相比于 Si双极器件,SiGe HBT 最重要的特征 是器件的基区采用 SiGe,因此 SiGe薄膜外延生长 是其 工 艺 实 现 的 关 键。 目 前,先 进 主 流 的 SiGe HBT 工艺可分为选择性外延(SEG)和非选择性外 延(NSEG)两种方案。
双多晶硅自对准(DSPA) SEG 的SiGe HBT 技 术起源于Si双极晶体管的尺寸缩减,该技术器件核 心区仅需要一次光刻,就能够实现自对准的集电区、 发射区和基区,形成选择性集电极注入区(SIC),发 射区/基区 Spacer一般不需要新增光刻板。此外, 本征基区远离外基区的离子注入范围,能够最小化 杂质的缺陷增强扩散,该技术在 fT 超过200 GHz 的先进工艺中被广泛采用。但内外基区连接电阻较 大,这限制了fmax 的优化。
NSEG 方案中,SiGe外延过程发生在整个晶圆 表面,单晶硅表面生长单晶硅,而在介质表面生长多 晶硅。NSEG 生长在与有源区相邻的介质层上的多 晶硅可用于外基区。随着 HBT 器件基区尺寸的缩 减至几十纳米,外基区的厚度难以满足更高频率的 要求。因此,更先进的 NSEG 方案广泛采用额外的 外延步骤形成抬升外基区以获得较低的基区电阻。
2.1.2 CMOS工艺集成
将高性能 SiGe HBT 器件集成到标准 CMOS 基线中会面临各种挑战[14-15]。例如,如果 HBT 的 高度超出 MOS栅的高度就需要特别注意接触孔的 刻蚀过程;从大尺寸 CMOS缩减到的 CMOS尺寸 需要调整晶体管布局以适应设计规则;电流密度的 增大使得电迁移问题越发重要,需要优化版图设计 规则;在 HBT 模块中使用前段 CMP 时,应当检查 停止层的高度以及对应的密度规则。尺寸缩减使得 工艺整体热预算减小,HBT 基区元素分布需要重新 优化。当前,高性能的SiGe BiCMOS集成方案普遍 采用栅后基区(Base After Gate),即基区淀积工艺 在栅模块后,这样能够尽量减小 CMOS 热工艺对 HBT 造成的负面影响。
2.2 SiGe BiCMOS工艺研究进展
2.2.1 选择性外延工艺研究
意法半 导 体 (ST)、英 飞 凌 (Infineon)、恩 智 浦 (NXP)等深入研究了SEG 结构,并成功应用于多个 量产 工 艺 中[16-18]。其 中,ST 的 BiCMOS055 工 艺 CMOS栅长55 nm,集成了多种 MOSFET、SRAM 以及 HBT、变容二极管等有源器件,其中高速低压 HBT 实现了325/375 GHz的fT/fmax [17,19]。
DPSA-SEG 工艺的制造流程如 图 2 所 示。首 先在集电区上淀积氧化硅/多晶/氧化硅/氮化硅堆 栈层,然后打开发射区窗口,干法刻蚀停止于氧化物 之上(如图2(a)),然后选择性注入形成与发射极窗 口自对准的 SIC,接着淀积并刻蚀形成一层氮化物 保护多晶硅Spacer保护层,然后采用湿法刻蚀氧化 物形成侧悬结构(如图2(b))。接着在空腔中选择 性外延SiGe基区。在外延过程中,形成了自对准的 内基区和外基区多晶硅连接区。值得注意的是,不 同 的 SEG SiGe HBT 工 艺 上 也 有 一 些 细 微 差 别[20-21]。Hitachi [22]、Infineon [15]和 ST [19]使用的集 电极模块包含了掩埋层、外延层、深浅沟槽隔离和集 电区穿通连接区。Infineon 的 B11HFC 工艺[19]能 够同时 提 供 超 高 速、中 压 和 高 压 3 种 HBT,高 速 HBT 达到370 GHz,CML 环形振荡器门延迟时间 低至3.0 ps;该工艺还包含多种 Poly电阻、金属电 阻、变容二极管、MIM 电容和 PNP晶体管。ST 的 0.13 μm BiCMOS9MW 工艺[17]使用 6 层铜布线, 实现了230/290 GHz fT/ HBT、双VT (高性能/低 漏电)和双栅氧(1.2 V/2.5 V)CMOS器件和无源器件。
在 DPSA-SEG 中,外基区扩散到有源区的深度 较小,因此集电区外延厚度工艺窗口较大。但进一 步减小集电区厚度和集电区耗尽层渡越时间将引起 CBC 增 加 以 及 fmax 下 降。该 工 艺 方 案 在 成 熟 的 0.13 μm BiCMOS 工 艺 中,同 时 实 现 300 GHz的 fT 和fmax 存在较大困难。
2.2.2 非选择性外延工艺研究
EEB-NSEG 工艺流程图如图3所示。SiGe基 区的 NSEG 生 长 广 泛 应 用 于 SiGe HBT 的 制 备。 例 如,IBM/GF [23-25] 和 Jazz [26] 的 工 艺 流 程,以 及 IHP [27-28]、NXP [29]和IMEC [30]开发的几代技术。这 些 BiCMOS工艺中,基区均由Si缓冲层、SiGe层和 Si帽层组成。
NSEG 生长在与有源区相邻的隔离层上的多晶 硅可以用来形成外基区。通常这种方法需要额外的 外基区离子注入相结合以降低基区电阻。例如,在 IHP的0.25 μm BiCMOS工艺 SG25H1中应用了 这种方法,实现了180 GHz/220 GHz fT/fmax [28]。 但是该工艺外基区与内基区生长同时完成,为了降 低外基区电阻,额外的离子注入产生的缺陷以及内 基区硼增强扩散会降低器件性能。因此该方法难以 满足0.18 μm 以下工艺节点对 HBT 性能的要求。
1) 抬升外基区 抬升外基区(EEB)方案是在形成发射区后通过 额外的外延步骤形成外基区,这种结构有利于实现 非常低的RBx,这是由于抬升外基区与发射极窗口 自对准,E/B Spacer附近外基区部分单晶区域的高 导电性。但是,NSEG 结构自对准特性明显低于前 述基区 DPSA SEG 工艺。特别是集电区窗口、SIC 区域、发射区窗口和发射区多晶部分是非自对准的, 它们的对准精度依赖于光刻,这极大地限制了器件 尺寸的进一步横向缩放。尽管如此,IHP的量产工 艺SG13S采用 7 层铝布线,实现了fT/fmax/CML 栅延迟为240 GHz/330 GHz/3 ps [31]。后续进一步 优化工艺并使用铜布线的先进工艺 SG13G2 实现 300 GHz/450 GHz/2.0 ps 的 fT/fmax/CML 栅延 迟[32]。2016年,国际电子器件会议(IEDM)上,IHP 等报道了采用此结构且仍然保持至今的 SiGe HBT 器件高频 性 能 的 世 界 纪 录:505 GHz/720 GHz的 fT/fmax 和1.34 ps的 CML 栅延迟时间[33]。通过 TARANTO 工 程 研 发,IHP 等 基 于 该 结 构 在 SG13G3工艺中实现了470 GHz/610 GHz的峰值 fT/fmax,这是迄今报道 SiGe BiCMOS工艺中的最 佳高频性能[34]。
2) 牺牲发射区 Tower Jazz和IBM 的成熟制程中采用该技术 路线,其中IBM 同时采用了 SiGe EEB 技术。与传 统 NSEG 的不同之处是,该工艺中淀积一层厚的牺 牲发射区。通过图形化后该牺牲层露出外基区,离 子注入降低外基区电阻,发射区窗口与外基区实现 自对准可以最大限度减少寄生,特别是 RB 和CBC, 如图4所示,发射区尺寸是通过图形化发射区决定 的,这与前述 NSEG 的内Spacer有所区别。直接图 形化发射极的优点是发射区尺寸更可控。发射区形 成后移除 CMOS区域的保护层并进行源极和漏极 注入。采用此工艺,Tower Jazz将发射区尺寸进一步缩减至90 nm,在其0.18 μm BiCMOS量产工艺 平台 (SBC18H5)上 实 现 了 285 GHz/310 GHz的 fT/fmax 的 HBT [35],这是目前报道中,0.18 μm 节 点的最高SiGe HBT 频率特性纪录的商用工艺,值 得注意的是其发射极实现有效尺寸已经压缩至90 nm。
IBM 工艺在刻蚀牺牲发射区后选择性外延生 长硼掺杂的SiGe EEB进一步降低RB,其形成自对 准的 L型氮化硅内基区与内 Spacer形成方式的类 似。值得注意的是,IBM 的使用了超高真空化学气 相沉积(UHV-CVD)设备外延SiGe薄膜,这是该公 司自上世纪七十年代沿用至今的特色 SiGe生长技 术。基于此,其130 nm SiGe BiCMOS工艺(8HP) 实现了207 GHz的峰值fT 和285 GHz的fmax [36]。 进一步压缩发射区尺寸,并适应90 nm CMOS中最 终退火的较低热预算。9HP中使用与8HP中使用 的类似结构,横向缩放包括发射区窗口和 SIC 的横 向收缩、发射区与集电区间更精准的光刻对准,实现 了300 GHz的 峰 值 fT 和 360 GHz的 fmax [37,35]。 在该工艺中使用激光退火技术,HBT 高频性能进一 步提高到285 GHz/475 GHz的fT/fmax [25]。 2.3 发展趋势与展望 目前,SiGe BiCMOS 主 要 有 两 个 技 术 发 展 方 向,一是获得更高的频率特性,TARANTO 工程已 实现了470 GHz/610 GHz的fT/fmax 的 HBT 与 130 nm CMOS基线工艺集成[19] ;二是与更先进的 CMOS工 艺 实 现 单 片 集 成。 目 前,欧 盟 资 助 的 RF2THZ SiSoC已实现了55 nm SiGe BiCMOS的 工艺量产。美国资助的 T-MUSIC 计划则基于 45 nm 部分耗尽(PD)SOI BiCMOS平台制造的 HBT 实现了380 GHz/550 GHz的fT/fmax [36,38]。虽然 并非所有的技术应用都能从更先进的 CMOS器件 的集成中受益,但随着 CMOS达到与 HBT 相当的 速度,一些新的电路拓扑结构开始变得更加具有吸 引力,许多应用可以从更密集、更快和更低功耗的数 字集成中受益,如 D-波段(110~170 GHz)通信。
3 BCD工艺
BCD工艺技术是 SGS Thomson公司(现意法 半导体,STMicroelectronics)于上世纪80年代提出 的一种极具创造性的集成电路工艺技术,在同一芯 片上实现了具有精确模拟功能的双极型(Bipolar)器 件、用于复杂数字电路设计的 CMOS器件和高压大 功率结构的 DMOS器件的集成,因此综合了双极器 件高精度、低噪声、强负载驱动能力和 CMOS高集 成度、低功耗的优点,减少了系统的内部互连,降低 了电磁干扰,同时也降低了系统功耗、体积、重量和 成本,在电源管理、显示驱动、汽车电子、工业控制等 领域必须的功率集成电路中具有相当广泛的应用。 2021年5月,意法半导体(ST)凭借该技术的发明, 获得了电气与电子工程师协会(IEEE)颁发的IEEE 里程碑奖。
3.1 BCD工艺关键技术
1) 隔离技术 基于 BCD工艺的电源管理技术需要在单片上 集成多种功能模块,这些模块通常具有不同的工作 电压,必须有效地进行器件间以及与衬底的相互隔 离[39]。在 BCD 工艺中,主要由3种关键的隔离:场 区隔离、器件隔离和衬底隔离,按其实现方式可分为 PN 结隔离和介质隔离两类。
场区隔离是环绕器件的隔离区,并将 LDMOS 栅极 (非多晶硅或多晶硅)与硅(场)区隔离开来,主 要采 用 硅 局 部 氧 化 (Local Oxidation of Silicon, LOCOS)和浅沟槽隔离(Shallow Trench Isolation, STI)工艺实现。LOCOS是最早采用的隔离工艺, 在0.25 μm 及以上工艺节点广泛采用[40]。但其缺 点是氧化物会嵌入靠近刻蚀氧化窗口的氮化硅层底 部,形成鸟嘴(Bird’s Beak),降低了有源区的有效 尺寸。因此,在0.25 μm 以下工艺节点,普遍采用 STI工艺以优化平坦性并缩短器件间距,从而大幅 提高集成度[41]。
器件隔离最早采用的是 PN 结隔离技术,通过 离子注入和高温推进在相邻器件之间引入额外的掺 杂区域,从而实现隔离目的[42]。PN 结隔离成本相 对较低,在传统的 CMOS工艺中通过深阱工艺可以 很容易地实现,但反向漏电流较大,并且由于杂质的横向扩散,隔离区域会占用较多的芯片面积。当器 件耐压提高,外延层厚度增加,结隔离需要更长的推 结时间,杂质横向扩散更加明显,从而限制了集成度 的提 升。深 槽 隔 离 技 术 可 以 很 好 地 解 决 上 述 问 题[43]。采用反应离子刻蚀,热氧化、介质填充、多晶 回刻及平坦化等工艺,形成深度在10~20 μm 的深 槽,可以大幅改进隔离效果,提高击穿电压,实现横 向隔离尺寸最小化。
对于一些特定应用,需要将衬底隔离指特定的 器件区域与衬底之间的隔离。例如,作为功率开关 的 LDMOS器件,通过埋层和深阱扩散工艺模块达 到漏区、体 区 与 衬 底 的 隔 离,形 成 全 隔 离 (FISO) MOSFET结构(如图5所示),在切换过程中最大限 度地减少衬底载流子注入[42,44]。采用 SOI技术的 出现为 LDMOS衬底隔离提供了新的选择,如图6 所示。其与深沟槽隔离(DTI)技术结合形成全介质 隔离结构无需增加额外的 PN 结,彻底消除了器件 间及器件与衬底间的寄生效应,实现锁定效应免疫, 显著降低了芯片的漏电流,非常适合于高压、高温及 极端辐射环境应用。
2) 双极器件集成技术
双极型晶体管对于 BCD 工艺电源管理电路的 精度、模 拟 和 保 护 功 能 至 关 重 要,如 带 隙 基 准 和 ESD 保护等[45-46]。纵向和横向的 NPN、PNP 晶体 管通常基于可用的 CMOS 和隔离工艺形成。图 7 所示为在 BCD工艺中采用 CMOS工艺形成的纵向 BJT 结构,其集电区通过深 N 阱和 N 型埋层形成, 基区通过阱区扩散形成,发射区通过源/漏扩散形 成。
3) CMOS器件集成技术
BCD 技术集成的 CMOS模块主要用于完成电 源管理产品的模拟、接口、控制、时序和编程功能。 在同 一 BCD 工 艺 流 程 中,可 以 集 成 单 个 或 多 个 CMOS模块。 4) I/O CMOS I/O CMOS可以实现接口、输入/输出(I/O)、 模拟和电源功能,同时能够支持低密度逻辑和数字 电路,包括标准单元和非易失性存储器。常见的 I/O 电平为5 V 到1.8 V。I/O CMOS栅氧生长嵌入在 高压 MOSFET 器件模块中,因此I/O CMOS通常 也被认为是 BCD平台的基础部分。
5) 核心(Core)CMOS
低压的核心 CMOS可实现高密度的逻辑门电 路和 存 储 功 能,如 数 字 电 源 以 及 集 成 微 控 制 器 (MCU)等,这在许多电源管理产品中至关重要。随 着工艺节点的缩小,核心 CMOS模块的工作电压可 从3 V(0.3 μm 节点)降低至≤1 V(40 nm 节点)。 在大多数 BCD 技术中,核心 CMOS模块设计为可 选择项,即其所有的热扩散过程(如栅氧化,杂质退 火)都包含在基线流程中,因此核心 CMOS模块只 需添加掩模和杂质注入流程即可整合至基线工艺 中[39]。
6) 高压 DMOS集成技术
高压 DMOS在 BCD 技术中实现功率变换、调 节、传递以及高压接口、模拟、电平转换和保护功能, 通常占据芯片面积的1/2~2/3,是 BCD 工艺中需 特别关注和专门设计的器件,其关键性能指标包括 特征导通电阻(Rsp=Rdson×Area)、击穿电压、鲁棒 性以及器件面积等。
Rsp 的降低对于减少传输损耗和缩小芯片尺寸 具有重要作用,可以提高电源产品的效率,并降低自 热效应。功率器件的导通电阻主要包括沟道电阻和漂移 区 电 阻。 通 过 采 用 自 对 准 双 扩 散、侧 墙 (Spacer)和大角度倾角注入等工艺,可以显著缩短 沟道长度,从而降低沟道电阻[47-48]。漂移区电阻的 降低可以通过增加掺杂浓度实现,但同时也会导致 BVdss的 下 降。 采 用 RESURF(Reduced Surface Field)原 理 很 好 地 平 衡 了 上 述 矛 盾。 以 N 沟 道 LDMOS为例,通过平衡漂移区及其下侧 P 型外延 层之间的电荷,可使漂移区在相对较低的漏极电压 下即可被完全耗尽,从而保护沟道和栅极免受电场 集中的影响,从而提高击穿电压。在漂移区上部增 加另一个 RESURF 区形成的双 RESURF 结构,可 进一步 强 化 对 漂 移 区 的 耗 尽 作 用[49]。因 此,采 用 RESURF结构的 LDMOS可以进一步增加漂移区 掺杂浓度,最终实现导通电阻和击穿电压的同步优 化。
为了最大化器件的工作电压范围和可靠性,必 须最大化漏极到源击穿电压(BVdss)和器件安全性 (安全工作区域,SOA)。主要的技术路径包括:优 化 RESURF结构、采用场板减小栅极及其附近的电 场、在多晶硅栅下侧及漂移区上侧设置 LOCOS或 STI将峰值电场转移至氧化层、减少源和体接触之 间的连接电阻,缩小源区面积,降低寄生双极器件的 影响。图8对比了近10年来高压 NLDMOS的Rsp 优值 图。其 中 GlobalFoundries BCD Lite 技 术 的 180 nm,130 nm 和55 nm NLDMOS的Rsp 数据都 处于领先水平[39]。
3.2 BCD工艺技术研究进展
BCD工艺技术的出现带来了模拟集成电路技 术的革命性变化。经过近四十年的发展, BCD工艺 技术在特征尺寸缩小、高压器件的结构设计优化、高 低压隔离技术和金属互联改进等方面都取得了巨大 的进步。世界上主流的集成器件制造商和晶圆代工 厂,包括 ST、NXP、TI、X-FAB 等,都针对市场需求 开发了各具特色的 BCD工艺谱系。
作为 BCD技术的发明者,ST 在 BCD 工艺技术 的开发方面一直保持领先,已完成9代 BCD 工艺的 开发。其当 前 可 用 的 BCD 技 术 主 要 为 其 BCD6、 BCD8和 BCD9系列工艺,并针对目标应用细分为 高 密 度 的 BCD6/6s、BCD8s-AUTO、BCD8s-P、 BCD9s 和 高 压 的 BCD6s-OFFLINE、BCD6s-SOI、 BCD8s-SOI两大类,覆盖了 5 V 至 40 V、40 V 至 200 V、200 V 至1 200 V、1 200 V 至6 000 V 电压 范围,如图9所示。
BCD6系列为基于0.35 μm CMOS工艺平台开 发的 BCD工艺,集成了相同光刻节点的低寄生电容 高压器件和高密度 Flash存储[50-51]。 CMOS模块是 在 P-/P+衬底上由两个倒置阱(retrograde well) 和高能离子注入形成的三重阱(triple well)构成,不 采用 任 何 外 延 和 pn 结 隔 离 工 艺。 为 了 保 证 与 CMOS工艺兼容,互补的 LDMOS体区通过栅自对 准倾角注入工艺实现。LDMOS和 CMOS 器件全 部采用7 nm 栅氧,为在薄氧条件下保持耐高压特 性,采用 RESURF方案,并通过漏极缓冲层的剂量 调整实现开态和关态击穿电压的平衡。BCD8系列 是基于0.18 μm 标准 CMOS工艺平台开发BCD工 艺,兼容1.8 V 和3.3 V CMOS器件,同时提供互 补 LDMOS、高 压 CMOS 以 及 高 密 度 SRAM/ ROM、EEPROM、反熔丝 OTP、齐纳二极管等器件, 并采用灵活的模块化技术路径,以提供复杂的单片 集成解决方案[52]。BCD8中提供了具有优化Ron 性 能的 PLDMOS。PLDMOS 用作高边功率开关,能 够简化驱动电路模块,避免了电荷泵和外部电容器 的使用,从而为功率桥模块提供较好的解决方案。 BCD8还采用STI以进一步压缩器件面积,但在功率器件中 STI陡峭的侧壁区域加剧了可靠性测试 中的Ron 漂移以及高温反向偏置、热载流子注入效 应等问题,同时STI引入的压应力导致沟道电子迁 移率退化,并增加了电流传输路径长度,进一步限制 了功率器件的性能提升,如图10所示。针对上述问 题ST 推出了改进的 BCD8s-P工艺,对场板氧化层 区域形貌进行重新设计,并通过调整进入漂移区中 的氧 化 层 厚 度,将 导 通 电 阻 较 BCD8 工 艺 降 低 20%,在此基础上通过节距和掺杂条件优化,可以进 一步将导通电阻降低17%左右,如图11所示,并保 证较大的安全工作区(SOA)[53]。BCD8s-P 开发了 多个 N-和 PMOS高压信号晶体管,与功率部分采 用相同的掩模和工艺步骤,以便为驱动和功率级提 供完整的器件选项。同时,BCD8和 BCD6 都提供 了SOI选项,以满足100~200 V 的高压应用需求。
ST 的 BCD9 工艺基于 0.13 μm 工艺制程,采 用铜金属互联方案,广泛整合了现有的 BCD 功能模 块,包括互补 LDMOS、MIM、6T-SRAM 和双极器 件等。BCD9s作为 BCD9技术的第二代,采用0.11 μm 工艺制程。该技术目前整合了三种隔离类型: 不同的电路区块间采用深沟槽隔离(DTI);CMOS 逻辑采用浅沟槽隔离(STI);而 LDMOS功率器件 则使用硅局部氧化(LOCOS)隔离。ST 的第十 代 BCD工艺将推进至90 nm 和40 nm 工艺节点[54]。
飞利浦(现恩智浦,NXP)公司早在1998年之前 就开始开发基于 SOI的 BCD 技术,在低噪声、高可 靠、高频率要求的应用领域占据了很大的市场份额。 NXP的 BCD工艺系列分为用于中等电压的为 ABCD(Advanced BCD)和 EZ HV 工艺。A-BCD 工 艺目前已迭代至第九代(A-BCD9),电压覆盖60~ 120 V,如表2所示[55-57]。通过采用基于 SOI工艺 的双 RESURF结构和缓变掺杂区设计,实现高压 MOS器件耐压和导通电阻的平衡。同时,基于SOI 全介质隔离结构,A-BCD工艺首次实现了大电流高 压晶闸管和 LIGBT 的完全兼容,为汽车收发器、EL 驱动器和 D类放大器等应用提供极佳的解决方案。 EZ HV 工 艺 从 1997 年 NXP 开 发 出 600 V 薄 膜 SOI LDMOS结构开始,推出了适用于低功耗系统 开关电源(SMPS)的 650 V 和 700 V 系列控制芯 片,以及550 V 高压全桥驱动器件。
作为目前世界最大的模拟电路设计和制造公 司,德州仪器(Texas Instruments)建立了业界首个 12英寸模拟晶圆厂(RFAB)。其主流的 BCD 工艺 发展 历 经 LBC5、LBC7、LBC8 和 LBC9 等 主 要 代 系,分别基于0.35 μm、0.25 μm、0.18 μm 和0.13 μm 工艺平台,采用的是高压 BiCMOS工艺中集成 功率 LDMOS的方案,其中 LBC7和 LBC8采用铝 互连工艺,LBC9则采用铜互联工艺[58]。
晶圆代工厂方面,格芯(GlobalFoundries,GF) 依托于成熟的55 nm、130 nm 和180 nm 工艺平台 推出 BCD Lite特色产品线,以提高效率和简化制造 为特点,具有 Auto Grade 1和E-Flash资质,工作电 压覆盖5~65 V,并提供包括 MIM/MOM 电容器、 电阻、磁感应器和变压器在内的全套无源器件以及 霍尔传感器和低噪声器件[59]。
台积电是第一家采用12英寸晶圆进行 BCD 工 艺电源管理芯片生产的代工厂,其 BCD 工艺覆盖 0.6 μm 至40 nm 的工艺节点[60]。TSMC 的12英寸40 nm BCD将集成20~24 V 的高压器件和阻变 存储,可为智能手机、物联网高速通信接口提供较高 的电源 效 率。基 于 成 熟 的 大 批 量 生 产 工 艺 技 术, TSMC还打造了特色汽车电子技术平台,提供电压 70~100 V,嵌入 NVM 的 BCD工艺解决方案,以满 足高性能电源管理芯片需求。同时,台积电从2022 年开始22 nm BCD工艺研发,以满足移动和工业电 源管理电路等各种快速增长的应用。
联电(UMC)的 BCD 工艺节点覆盖0.35 μm 到 55 nm,提供 LVMOS、HVDMOS、混合信号和模拟 器件、无源器件以及嵌入式非易失性存储器等 IP, 包含外延和非外延工艺类型,可提供150 V 工作电 压的功率器件设计,具有多种电源管理功能,如 DCDC 转换器、LED 驱动器、电池管理、电机驱动器等, 涵盖消费、计算、通信、工业和汽车等电子应用。
X-FAB以 BCD-on-SOI技术为特色,可用工艺 包括 XT06、XT018、XDH10 和 XDM10,全 部 基 于 SOI技术实现[61]。其中 XDH10和 XDM10为采用 介质沟槽隔离的超高压(UHV)技术解决方案,采用 1 μm 工艺制程,最高工作电压分别为600 V和340 V。 XT06是0.6 μm 模块化高压 BCD-on-SOI技术,结 合了SOI与 DTI的优势,具有8~60 V、栅氧耐压 达到18 V 的高压器件以及一系列非易失性存储器 选项,工 作 温 度 范 围 为 -40~125 ℃。XT018 为 180 nm 模块化高压 BCD-on-SOI技术,工作温度范 围达到 -40~175 ℃,具 有 从 10~375 V 的 高 压 CMOS器件选项以及全系列的车规0级非易失性 存储器选项。X-FAB 在2023年6月宣布,其成为 业界首家推出110 nm BCD-on-SOI 解决方案的晶 圆代工厂。
大陆方面,华虹半导体目前可提供1.8~700 V 电压的 BCD 代工,工艺节点覆盖90 nm 至1 μm。 华虹半导体发挥在 BCD 和 eNVM 特色工艺上的技 术优势,提供二者的集成方案,为智能化电源产品, 打造高端电源管理系统级芯片,持续 8 英寸生产线 的研发 创 新,优 化 升 级 满 足 车 规 要 求 的 180 nm BCD 技术,在相同的击穿电压下,导通电阻平均降 低约 25%,技术性能显著提升,达到业界先进水平, 将180 nm BCD 技术中的 LDMOS 的最高电压由 40 V 扩展至 100 V。中芯国际推出的 BCD 工艺平 台主要集中于面向手机和消费类电子的低电压范 围,实现量产 BCD 工艺有 0.35 μm 20 V 和 0.18 μm 20 V 外延和非外延工艺平台。同时,中芯国际的55 nm BCD工艺已率先进入量产阶段,达到国际领先 水平。华润微电子的 BCD 工艺平台始于 2007 年 推出的 700 V CDMOS 工 艺,2011 年 推 出 700 V HV BCD 工艺,2013 年完成 600 V HVIC 工艺平台 研发,到 2020 年一共完成了五代硅基 700 V HV BCD 工艺的研发和量产。华润微 BCD 工艺平台电 压涵 盖 5~700 V,工 艺 节 点 涵 盖 0.18 μm/0.25 μm/0.8 μm/1.0 μm,可满足高电压、高精度、高密 度不同应用的全方位需求,同步提供 200~600 V SOI 基 BCD 工艺选项。
3.3 BCD工艺发展趋势
随着汽车电子、工业控制和消费电子领域对高 性能、高可靠集成电路需求的不断增长,智能功率集 成电路技术的不断进步,BCD 工艺向着更高功率密 度、更广泛的电压范围和更丰富的集成器件等方向 分化发展。各大IDM 厂商与晶圆代工厂在大力推 进 BCD工艺与先进 CMOS工艺的融合,加速开发 55 nm、40 nm 等先进制程BCD工艺的同时,也不断 对现有平台进行器件性能,尤其是功率器件性能的 优化,拓展特色工艺,以满足高压、高功率及射频领 域应用需求[62]。针对多样化市场需求及快速迭代 特点,灵活的模块化设计逐渐成为先进 BCD 工艺的 主要特征,而如何实现功能、性能和成本的平衡成为 关键问题[39]。此外,SiC、GaN 为代表的第三代半导 体技术的逐渐成熟为 BCD 工艺的发展提供了新的 路径,但新材料、新结构与现有工艺的兼容设计还有 待进一步研究。
4 RF与混合信号
CMOS 在20世纪80年代初期,CMOS技术因集成度 高、成本低、性能不断提高而主要用于数字应用。而 模拟和射频应用则以双极和 BiCMOS等技术为主。 得益于 MOS晶体管尺寸的快速发展,其频率已远 远超过 100 GHz [63],CMOS 技术已在射频应用中得 到普及。在1980年代末至 1990年代初,Asad Ali Abidi [64]研制出第一款 RF CMOS 放大器,挑战了 GaAs和双极结型晶体管在高速通信电路中的主导 地位。这一突破将设计范式从分立式双极晶体管转 向可 以 将 射 频、基 频 与 存 储 器 等 组 件 合 而 为 一 CMOS集成 电 路。RF CMOS 技 术 也 通 过 其 低 成本、低功耗和便携的终端,实现了随时随地通信,促 进了无线产业的快速发展[65]。目前在许多先进节 点中,存在许多模拟与数字混合信号电路设计,称为 数模混合信号(Mixed-Signal,MS)电路,其中常用 的模拟模块包含 OSC/PLL、ADC/DAC、射频收发 器等关键模块。混合信号 CMOS技术满足了多种 场合的不同复杂应用,例如高集成/低成本/可移动/ 多接 口 等 要 求,从 而 实 现 混 合 信 号 片 上 系 统 (System On Chip,SoC)。
4.1 CMOS关键工艺发展
CMOS的发展主要与 MOS器件的特征尺寸的 发展有关,自90年代以来,Si基 CMOS器件已经从 深亚微米时代到达了如今的2~3 nm 的最小尺寸。 随着栅极尺寸的不断缩小,器件产生了严重的短沟 道效应,载流子迁移率下降,器件fT 的提升比例逐 渐退化,固有电压增益不断降低等问题。在工艺制 造方面,为了适应节点的不断缩小,传统做法依靠提 高器件沟道的掺杂浓度和减小栅氧化层厚度的方 法,减小源漏与衬底之间的耗尽层,提高栅控能力, 从而达到改善短沟道效应的目的。然而当栅极氧化 物从90 nm 减小到约1.2 nm 时,栅极氧化物漏电 呈指数级 增 长,在 芯 片 总 功 耗 中 所 占 比 例 明 显 增 加[66-67],同时氧化层拓展速度变慢。仅靠微缩技术 无法解决漏电流及阈值电压等问题,传统的扩展技 术在提高性能和功耗方面已无能为力。基于以上问 题,CMOS制造技术得到了以下发展:
1) 应变硅技术(Strained Si)
随着 CMOS集成电路工艺制程技术特征尺寸 不断缩小到90 nm 及以下,为了弥补栅极氧化物方 面的不足,应变硅技术应运而生。应变硅技术是利 用工艺过程中不同材料晶格常数失配或材料热膨胀 差异产生的应力使硅原子发生应变的技术。应变硅 MOSFET 利用将有源硅区置于晶格常数较大的衬 底层上(如SiGe)产生应变,改变有源硅区域内的带 状结构,降低载流子传输过程中的散射,从而提高电 子迁移率[68-70]。图12为应变硅 MOSFET 的结构 的 TEM 图。通过在松弛的 SiGe合金层上外延生 长薄层Si,Si和 SiGe之间的晶格失配导致 Si层产 生双轴拉伸应变[71]。受应变的硅能带相对于 SiGe 衬底的能带发生偏移,提供了电子约束。利用沟道 应变技术,晶体管的性能得到了改善。图12给出了 在大面积长沟道器件上测量到的迁移率,其中 SS技术 MOSFET 器件的迁移率比传统器件的迁移率 高出约70% [72]。
2) 金属栅极与 High-k电介质层(HKMG)工
艺技术 在90 nm 和65 nm 这两代节点技术中,应变硅 技术为改善短沟道效应提供了优秀的解决途径。在 45 nm 节点中,高介电系数层/金属栅极结构被引 入,以抑制在90 nm 和65 nm 节点中迅速增加的栅 极漏电。但 High-k材料直接集成在 MOS器件中 面临了许多挑战,如软光学声子导致的迁移率下降 以及可靠性差等问题,为了防止现有多晶硅电极材 料与 High-k栅氧层之间的相互作用,必须采用金属 电极代替多晶硅。金属栅极的使用避免了多晶硅存 在的耗尽问题,屏蔽了导致迁移率下降的表面光学 声子,提高了 器 件 驱 动 电 流 和 性 能。英 特 尔 的 45 nm 技术率先引入了如图13所示的 HKMG 晶体管 以提高性能并减少漏电[73]。与90 nm 和65 nm 节 点相比,45 nm 节点的 PMOS 漏电是其 1/1 000, NMOS 漏 电 是 其 1/25,如 图 14 所 示。 借 助 HKMG,High-k薄膜可取代晶体管栅极中现有的 栅氧化层,减小泄漏电流,防止可靠性降低,提高晶 体管的性能,减小晶体管阈值电压的变异,同时获得 更低的电 气 等 效 厚 度 (TOXE )。此 外,通 过 减 小 厚度,可以实现持续微缩,从而显著减少泄漏。引入 High-k材料后,使XE 栅氧层厚度的扩展速度恢复到 0.7倍。
3) SOI工艺 体硅(Bulk Si)
CMOS在源和漏至衬底间存在 寄生二极管,造成种种弊端。SOI技术将薄的有源 器件Si层和衬底Si通过一层埋入的二氧化硅薄膜 (BOX)隔开。因此,可以为衬底选择相对较高的电 阻率,在不降低阈值电压的情况下减少了基底中的 寄生电流和漏电流[74-76]。由于氧化物层的隔离,漏 极/源极寄生电容减小,与 Bulk CMOS 相比,该器 件的延迟和动态功耗更低[77],无闩锁效应,运行速 度更高。SOI技术的使用使得 MOSFET 的栅极长 度可以继续减小至10 nm。根据顶层硅膜的厚度, SOI CMOS 技 术 可 分 为 全 耗 尽 型 器 件 (Fully Depleted SOI,FD-SOI)和 部 分 耗 尽 型 器 件 (Partically Depleted SOI,PD-SOI)。通过对40 nm Bulk CMOS和45 nm RF-SOI CMOS 两种技术的 fmax 和fT 值进行研究与对比[78],在45 nm 的 RFSOI CMOS 技术中,PMOS和 NMOS晶体管两者 之间的频率表现差异要小得多,如图 15 所示。因 此,对于互补 CMOS 电路来说,RF-SOI CMOS 更 具优势。但SOI技术存在自热效应等可靠性问题, 在SOI器件中有源区位于 SiO2 绝缘层上,由有源 区消耗的功率不能容易耗散,导致器件自热效应严 重,对器件的迁移率和电流会产生影响,同时 SOI衬底比起体硅技术成本更高。
4) 非平面器件工艺
平面 CMOS晶体管持续不断地微缩所导致的 短沟道效应会降低器件性能,使器件栅极不适合缩 小到20 nm 以下。为了提高沟道电荷的栅极可控 性,半导体技术逐渐转向非平面 MOSFET,其中主 要 以鳍式场效应晶体管(FinFET)与全环绕栅极场 效应晶体管(GAAFET)为主。以 FinFET 器件为 例,通过将栅极放置在沟道两侧,形成双栅极及多栅 极的结构,结构类似于“鳍片”并排排列,对沟道起到 增强控制的作用[79]。1998年,胡正明团队成员成功 制造 出 第 一 个 N 型 FinFET 与 第 一 个 P 型 FinFET,其栅长分别为17 nm 与18 nm,突破了20 nm 的限制。FinFET 器件也根据需求分为体硅工 艺与SOI工艺,其结构对比如图16所示。
通过将14 nm 节点的 FinFET 器件与平面28 nm 技 术 的 poly/SiON 的 器 件 进 行 对 比,14 nm FinFET 技术在驱动电流和跨导方面比28 nm 平面 技术具有明显的优势[81-82]。14 nm N/P FET 与平 面器件相比,栅长不能进一步缩小的问题得到了解 决,并 表 现 出 优 秀 的 fT (314/285 GHz)和 fmax (180/140 GHz)射频性能,如图17所示。
4.2 CMOS工艺技术发展
对于 CMOS器件的技术节点中,先进的技术节 点以 FinFET 与 GAAFET 器件为主,主要的代表 厂商为台积电的3 nm FinFET 器件与宣布的2 nm GAAFET 计划,三星的3 nm 与英特尔推出的18A GAAFET 技术。国产厂商则以中芯国际宣布突破 了7 nm 技术为代表,华虹集团的先进工艺主要集 中在28/40 nm。目前主要应用于混合信号/射频电 路等的Bulk CMOS主流工艺先进节点为0.18 μm~ 12 nm 工艺[83-88],其主要技术掌握在台积电、三星、 联电、高塔、英特尔、格芯与国产厂商中芯国际等厂 商手中。三星推出了8 nm 的 RFeFET TM 专用架构 用于解决 FinFET 器件在模拟/射频方面应用拓展 的难题,减小了寄生现象,为混合信号芯片发展提供 了解决方案。台积电在 MS/RF 组合方面,根据用 户需求提供0.5 μm~6 nm 的工艺技术方案,其中 基于先进节点的代表技术有,16 nm FinFET 紧凑 型射频(16FFC RF)技术,28 nm 高性能移动紧凑型 Plus (28HPC+)技术和22 nm 超低泄漏 (ULL)技 术为 MS/RF组合提供先进的代工技术,目前正在 提供基于6 nm 的 N6RF技术致力于下一代 WLAN 与射频技术的开发。格芯目前用于高性能模拟和射 频功能的最新进展为12 nm FinFET 技术。高塔半 导体提供从0.5 μm 到45 nm 的多种 MS CMOS技 术,适用于各种数字、模拟、混合信号、RF CMOS应 用。德州仪器的12英寸晶圆厂投资主要集中在45~ 130 nm 节 点 上,其 中 生 产 重 点 为 制 造 65 nm 和 45 nm 模拟和嵌入式处理器上,为广泛的模拟和混 合信号/射频组合提供最优成本、性能、功耗、精度和 电压水平。微缩技术的发展,使得数字 CMOS技术 得到了飞速的发展,但这一发展对于模拟技术不完 全适用。模拟技术需要更复杂的设计规则,低噪声 与更高的可靠性,先进节点工艺带来的寄生效应,随 机噪声与电路匹配问题还需要得到进一步的解决。 因此目前的 MS/RF CMOS技术在工艺节点的选择 上,并不完全依赖于最先进的节点技术。
在SOI CMOS技术方面,格芯公司已经率先启 动12英寸晶圆厂的射频 SOI工艺,在 SOI晶圆衬 底技术中,Soitec、格芯、三星电子、意法半导体和中 芯国际 约 占 据 了 全 球 主 要 市 场 份 额。其 中 在 RF SOI技术中,意法半导体、东芝等半导体厂商代表了 目前的全球先进水平,主要使用的工艺节点为180~ 45 nm。
格芯基 于 其 45 nm RF SOI技 术,可 以 集 成 PA、LNA、开关、移相器,开发面向5G 和毫米波应 用的 RF FEM 解 决 方 案。意 法 半 导 体 的 创 新 型 RF-SOI技术解决方案可用于设计包括5G 技术模 块在内的全系列高级射频前端模块。其目前的两款 核心产品,一是 H9SOIFEM 工艺立足于130 nm 的 技术节点,依托8英寸晶圆加工制造,其主要目的是 提升开关性能和 RF集成度,符合2.4至5 GHz以 及窄带物联网设备的 RF FEM 要求。二是立足于 65 nm 的技术节点的 C65SOIFEM,依托12英寸晶 圆加工制造,可实现大多数5G UHB Rx FEM 的要 求,LNA 与 开 关 的 集 成。 东 芝 公 司 目 前 最 新 的 TaRF11 射 频 工 艺 器 件,基 于 其 子 公 司 Japan Semiconductor Corporation特有的 TarfSOI TM 工艺 技术,针对5G 智能手机等移动设备中的射频开关和低噪声放大器(LNA)进行了优化。TaRF11工艺 可以将 LNA、射频开关和控制电路集成到单个芯片 上。国内厂商在 SOI技术方 面,中 芯 国 际 在 0.13 μm 的 RF-SOI工作取得了一些进展,华虹主要集中 在0.2 μm 与0.13 μm,也在致力于持续研发55 nm 以下的技术节点。在衬底方面,大部分仍依赖于进 口,国产主要由沪硅集团的新傲公司负责国产200 mm SOI衬底的供应和生产,能够提供8寸的晶圆 供应。2023年中科院上海微系统所魏星团队解决 了 RF SOI晶圆制备过程的界面、应力、晶向等问题 制备出了国内第一片12 英寸 RF-SOI晶圆[89-92],实 现了国内在 RF SOI追赶国际水平的突破。
在 FD-SOI方面主要由格芯、三星与意法半导 体等厂 家 保 持 了 多 年 的 优 势,以 汽 车 应 用 为 例, CMOS技术已经逐渐开始占领之前由 BiCMOS技 术主导的市场。转向 CMOS可以进一步提高集成 密度,并实现从以模拟为中心的雷达收发器向雷达 片上系统(SoC)的转变,可以将毫米波前端、模拟基 带和数字处理集成在单个芯片上。FD-SOI技术提 高体硅 CMOS器件的性能,且没有 FinFET 器件存 在的3D器件局限性,目前也是各大厂家的射频/混 合信号电路的下一代解决方案。意法半导体、三星 与格 芯 先 后 推 出 了 28 nm (28FDS)与 22 nm (22FDX)的 FD-SOI产品,目前三星与格芯分别宣 布了18 nm 与12 nm FD-SOI的推进计划。多家厂 商报道,基于22 nm 的FDSOI技术在成本与性能上 均优于16 nm FinFET,基于12 nm 的 FDSOI技术 在成本与性能上均优于10 nm FinFET。目前国内 主要有设计公司如芯原、新思等公司针对 FD-SOI 开展设计及配套工作,但工艺技术目前还在发展阶 段。在电路应用中,22FDX 的线性阈值电压灵敏度 约为75 mV/V,为设计人员提供了具有竞争力的额 外自由度,研究表明,在引入22FDX 技术后设计得 到了5-bit 18.5GS/s的 ADC [93],利用体偏置在比 较器内产生精确的阈值电压失调,改善带宽,减少泄 漏,降低了整体功耗。在 D 波段 LNA 的最新报道 中,英特尔采用 22 nm FD-SOI CMOS 技术展示了 在 CMOS工艺中实现亚太赫兹频段无线应用的可 行性[94]。LNA 的 测 量 峰 值 增 益 为 21 dB,NF 为 5.5~6.5 dB,输出 P1dB为3.8~5 dBm,总功耗为 28~46 mW。性能与最近报道的其他在硅中实现的 D频段 LNA 相比,所提供的 LNA 具有所需最小硅 面积的记录,同时保持具有竞争力的关键性能参数。
4.3 未来发展趋势
对于未来的 MS/RF CMOS器件工艺的发展趋 势,仍聚焦在提高其频率特性以及改善其随着尺寸 缩小带来的短沟道效应。目前的各大工艺厂家的主 要的发展路线分为以台积电为首的 FinFET 方向与 以格芯、三星等厂商为首的 FD-SOI方向。在研究 方面,各大高校则主要聚焦于开发新结构新材料,一 是可以挑战尺寸极限的硅纳米线晶体管(SNWT), SNWT 中的一维准弹道传输使得纳米线中载流子 传输更快,拥有更好的瞬态响应,其截止频率可以达 到太赫兹等级[94-95] ;二是通过寻找新型材料制作新 结构新器 件,如 射 频 单 壁 碳 纳 米 管 场 效 应 晶 体 管 (RF CNTFET),在130 nm 技术下,已经实现了优 于硅 CMOS的实验概念验证,并具有巨大的改进潜 力[96-97]。
5 总结与展望
综合来看,模拟集成电路制造工艺的发展方向 与数字集成电路有显著区别,虽然其最小工艺线宽 的微缩方向依然遵循摩尔定律,最小工艺线宽的微 缩也带来器件性能提升和新结构的出现,但单纯的 尺寸微缩并不能大幅缩减模拟集成电路的尺寸并提 升其性能,现有工艺水平下诸如高压、大电流特性须 通过较大的晶体管及间距才能得以实现,同时模拟 集成电路的功耗、可靠性等指标提升亦依赖于器件 结构与工艺的深度优化。此外,模拟集成电路的多 样性也直接决定了制造工艺的多样性与复杂程度, 基于特定产品类型的特色模拟集成电路工艺的发展 对于支撑产业技术发展具有重要意义,高度定制化 的工艺套路已逐渐成为支撑高性能模拟电路研发的 重要基础。
